新思科技(Synopsys)一項調(diào)查指出，目前已有多達200件FinFET設(shè)計定案(tape out)。而鰭式三閘極技術(shù)費時近20年，才真正達到有效控制電流，防止裝置關(guān)閉后電池持續(xù)漏電。

　　然而，16/14納米的微影(lithography)技術(shù)、電子設(shè)計自動化(Electronic Design Automation；EDA)、芯片處理技術(shù)尚未成熟。16/14納米制程下極紫外光(EUV)微影技術(shù)的延宕時間、動態(tài)動力密度增加、以及矽芯片上的元件增加，都增添不少芯片制造成本。

　　高通(Qualcomm)工程部副總裁Karim Arabi指出，28納米以下制程難以將成本壓低至符合經(jīng)濟效益，10納米制程技術(shù)或許有些機會，但仍需創(chuàng)新EDA技術(shù)與結(jié)構(gòu)革新研發(fā)才能達成。

　　FinFET制程節(jié)點的主要考量之一，在于芯片上元件大幅增加，而研究人員得找出新的技術(shù)工具與方法，使所有元件成功相互溝通。研發(fā)人員需要3D模型來視覺化元件之間的互動、需要處理更多資料，資料探勘已成必然，而EDA供應(yīng)商也需要隨時升級技術(shù)工具。

　　現(xiàn)有雙重曝光技術(shù)(double patterning)就已經(jīng)產(chǎn)生龐大資料量，而等到進入新的制程節(jié)點，像是10納米的三重或四重曝光、7納米的八重曝光，就勢必有愈來愈大的資料量要處理。

　　電晶體區(qū)塊大小增加后，執(zhí)行時間、性能、存儲器等都會受影響。而芯片的運行速度、選項、周轉(zhuǎn)時間(turnaround time)也相當重要，如果欲在成本考量下保有jq度與時間，則必須在中段或后段采新式技術(shù)。此外，因為電壓低，變異性造成的影響也會變大。

　　而寄生元件參數(shù)擷取(parasitic extraction)也是一大問題，尤其影響到芯片制造時程、面積、以及效能。這主要是因為電路結(jié)構(gòu)邊界(corner)數(shù)量增加，盡管這些邊界伴隨晶圓制造流程的受限設(shè)計規(guī)則(Restrictive Design Rules；RDR)，規(guī)則不斷增多使得確實追蹤仍有相當難度，到了10納米制程、甚至是7納米制程狀況會更嚴重。

　　這些問題到后矽測試(post-silicon testing)時才會浮現(xiàn)，但許多廠商卻為節(jié)省時間成本而希望省略測試步驟。

　　Cypress Semiconductor資深設(shè)計工程處長Bo Gao表示，在消費市場，只要產(chǎn)品遲一個月推出就等于替產(chǎn)品宣告死刑，甚至可能損失整年收益。而公司產(chǎn)品成功的關(guān)鍵，在于把握制程每一道步驟，即使只是10分鐘的執(zhí)行時間，從芯片上面的數(shù)百道執(zhí)行程序與多重步驟來看，累積起來也是個可觀數(shù)字。

　　工具與設(shè)備制造商仍在觀望芯片業(yè)者是否會一腳踏入FinFET領(lǐng)域，還是會繼續(xù)留在28納米制程技術(shù)、使用全空乏絕緣上覆矽(Fully Depleted Silicon On Insulator；FD-SOI)，或是走入其他制程領(lǐng)域。

　　由于FinFET不適合采用類比設(shè)計，未來趨勢很可能是結(jié)合多種芯片處理技術(shù)的封裝，不論是2.5D、3D、或其他結(jié)構(gòu)皆然。而這不但牽涉到EDA工具，也攸關(guān)IP結(jié)構(gòu)以及如何透過IP執(zhí)行與分析。28納米與16/14納米制程愈趨復(fù)雜后，致使芯片更大、更貴、也更慢。

　　英特爾(Intel)、益華電腦(Cadence)、安謀(ARM)、明導(dǎo)國際(Mentor Graphics)等公司都正準備轉(zhuǎn)型走向堆疊芯片(Stack Die)技術(shù)，益華電腦甚至已推動系統(tǒng)級封裝(SiP)數(shù)十年。許多IP與封裝產(chǎn)業(yè)廠商都躍躍欲試，因為此技術(shù)一旦成熟，將帶來全新市場機會。

　　專家分析，16/14納米后的發(fā)展趨勢很可能是10納米制程，臺積電已開始投入10納米制程技術(shù)研發(fā)。不過，10納米制程的未來發(fā)展如何仍是未知數(shù)，還得先看16/14納米制程發(fā)展狀況而定。 360°：寄生元件參數(shù)擷取在電子設(shè)計自動化中，寄生元件參數(shù)擷取(parasitic extraction)是寄生效應(yīng)于設(shè)計裝置及所需的電子電路的有線介面兩者之間的計算，包含：詳細設(shè)備參數(shù)、寄生電容、寄生電阻、http://.(parasitic inductances) (通常稱作寄生器件、寄生元件或簡稱作parasitics)。

　　寄生元件參數(shù)擷取的主要目的是創(chuàng)建該電路的jq的模擬模型，詳細的類比以仿效jq的數(shù)據(jù)并模擬電路回應(yīng)。數(shù)據(jù)電路回應(yīng)常常用于填充信號延遲和裝載計算數(shù)據(jù)庫，比如：定時數(shù)據(jù)分析、電路仿真和信號完整性分析。模擬電路通常以詳細的測試平臺上運行，以表明是否額外寄生擷取仍將允許設(shè)計的電路運作。

　　早期的集成電路(integrated circuits)的布線影響是可以忽略不計，并且電線不被認為是該電路的電子元件。然而在互聯(lián)的0.5微米技術(shù)節(jié)點的電阻和電容的下方開始對電路性能形成顯著的沖擊，互聯(lián)的收縮過程技術(shù)http://.的影響也變得很重要?；ミB寄生效應(yīng)主要包括：信號延遲、信號噪音、IR下降(電壓的電阻成分)。

　　在產(chǎn)業(yè)合作上，2013年臺積電曾與新思科技(Synopsys)合作，就設(shè)計工具進行16納米FinFET V1.0版驗證，合作內(nèi)容包含元件模型模擬(device modeling)和寄生元件參數(shù)擷取。